提出了一种采用FPGA实现自适应同步器的设计.该同步器利用采样时钟与输入数据的周期特性,预测时钟与数据的相位关系,自适应地选择时钟上升沿或下降沿锁存,使数据变化避开时钟沿的亚稳态窗,降低出现亚稳态的概率.该同步器设计选用Xilinx公司的FPGA,应用Synplify综合工具和ISE提供的约束功能,仅用16个SLICE资源. 


自适应同步器的FPGA实现.pdf

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